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「 ピン 」 でキーワード検索した結果

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36件中 1 - 10 件を表示

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  • 【TI：ロジック】 ロジック全般 ダンピング抵抗とは

    反射によるオーバーシュート及びアンダーシュートを回避するために、一般的には出力にダンピング抵抗を 付加する手法が用いられます。 TI社ではダンピング抵抗内蔵の製品を一部取り扱っています。 <利点> ●ラインインピーダンスマッチングやライン終端がより容易 ... 詳細表示

    • No：3193
    • 公開日時：2019/02/28 20:41
    • 更新日時：2019/06/11 15:42
    • カテゴリー： ロジック

  • 【Lattice:FPGA】JTAGピンを専用ピンとして使用する場合、JTAGENBピンはどのように処理すれば良いでしょうか。

    JTAGENBピンはOpenとしてください。 【注意事項】 Diamond Spreadsheet ViewのGlobal Preferencesタブで"JTAG_PORT = ENABLE"(デフォルト) となっていることをご確認ください。 この場合JTAGENBピンはコンフィグレーション後にユーザI/Oとなり 詳細表示

    • No：1760
    • 公開日時：2018/09/14 14:46
    • 更新日時：2018/10/01 11:50
    • カテゴリー： FPGA

  • 【TI：プロセッサ】 TIのJTAGエミュレーター（XDS）のEMUピンについて

    EMUピン(EMU0-x)は、計測およびトレースに使用されます。 JTAGエミュレーター(XDS)およびターゲットデバイスがサポートしている場合のみ利用可能です。 複数のEMUピン(EMU0-x)の内のどれが使用されるかは、ターゲットデバイスにより異なります。 詳細は下記および各エミュレーター、各 詳細表示

    • No：3831
    • 公開日時：2020/04/24 15:39
    • 更新日時：2020/06/26 14:54
    • カテゴリー： プロセッサ

  • 【Lattice：CPLD/FPGA】デバイスの未使用ピンの処理方法

    ラティスセミコンダクターのFPGAおよびCPLDでは、未使用ピンには自動で 内部プルダウン処理されるため、外部処理は必要ありません。 下記、ラティスセミコンダクターのアンサーデータベースもご参照ください。 Do the unused I/O pins need to be grounded in a 詳細表示

    • No：940
    • 公開日時：2018/08/22 17:43
    • 更新日時：2018/10/01 11:42
    • カテゴリー： CPLD  ,  FPGA

  • 【TI：センサ】 TMP431のALERTピンの出力電圧

    ALERT(6ピン)の入力電圧はデータシートp4の絶対定格より電源(V+)+ 0.5Vです。 電源(V+)=3.3Vの場合、ALERTピンの入力電圧は最大3.8Vとなります。 これはデバイス内部のALERT(6ピン)とV+(1ピン)に保護ダイオードがあり、 ALERTに電源(V+) +0 詳細表示

    • No：3707
    • 公開日時：2019/06/14 10:35
    • 更新日時：2019/11/12 09:52
    • カテゴリー： センサ

  • 【TI：電源IC】 UCC28056 ピン間短絡時に出力過電圧となる場合の対策について

    LLC回路にUCC25630x/UCC25640xを使用すると、UCC28056が過電圧状態時にデバイスを停止させる事が可能です。UCC25630x/UCC25640xのRVCCピンからUCC28056のVCCピンに電力供給を行う事で、その機能を実現できます。 これらの製品には入力電圧過電圧検知機能が 詳細表示

    • No：4327
    • 公開日時：2019/10/21 13:35
    • 更新日時：2020/02/04 16:46
    • カテゴリー： 電源IC

  • 【TI：プロセッサ】 プロセッサ共通 JTAGピンヘッダについて

    ①エミュレータとターゲットボードのJTAG変換コネクタのクロスリファレンスについては JTAG connectors cross referenceを確認してください。 ②対応する変換コネクタがある場合は、メーカーサイトへリンクまたは提供会社が 紹介されていますので、個別に確認してください。... 詳細表示

    • No：2640
    • 公開日時：2018/11/29 16:25
    • 更新日時：2019/12/06 11:02
    • カテゴリー： プロセッサ

  • 【TI：ロジック】 反射ノイズ対策について

    反射ノイズの対策として下記対策がとられています。 1. 並列終端(プルアップ/プルダウン) 伝送ラインの終端に伝送ラインの特性インピーダンスと同等の抵抗を並列に付けます。 きれいな波形を期待できますが、電流規定の確認と消費電力が大きくなるので注意が必要です。 ... 詳細表示

    • No：3354
    • 公開日時：2019/03/27 15:31
    • 更新日時：2019/07/31 15:43
    • カテゴリー： ロジック

  • 【TI：プロセッサ】 AM335x 内部抵抗値について

    各I/Oピンの内部PU/PDの抵抗値は、データシートに記載していません。 そのため、DC Electrical Characteristicsに記載のIL(Input Leakage current)より算出してください。 “All other LVCMOS pins”については、電源入力のVDDSHVx(x 詳細表示

    • No：2644
    • 公開日時：2018/11/30 17:18
    • 更新日時：2018/12/12 17:26
    • カテゴリー： プロセッサ

  • 【TI：ロジック】 オーバーシュート、アンダーシュート発生の原因と対策

    【原因】 パルス信号が導体を伝わるとき、導体のインピーダンスの変化点で信号の反射が発生します。 入力信号と反射信号が合成されオーバーシュートおよびアンダーシュートが発生します。 クロストーク・ノイズもまたオーバーシュート、アンダーシュートの要因となります。 【対策】 ドライバ... 詳細表示

    • No：3559
    • 公開日時：2019/06/03 13:36
    • 更新日時：2019/10/01 15:34
    • カテゴリー： ロジック

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