【Lattice:FPGA】 CrossLink FPGAファミリ デバイス情報のまとめ
・CrosslinkFPGAファミリ 紹介資料 デバイスの特徴、プロダクトテーブル、採用事例などのまとめです。 採用のご検討にあたっては本資料をご参照ください。 添付ファイル:Lattice_CrossLink_Plus_Overview_v1.0.pdf ・C... 詳細表示
【Lattice:FPGA】 CrossLinkPlus FPGAファミリ デバイス情報のまとめ
・CrosslinkPlus FPGAファミリ 紹介資料 デバイスの特徴、プロダクトテーブル、採用事例などのまとめです。 採用のご検討にあたっては本資料をご参照ください。 添付ファイル:Lattice_CrossLink_Plus_Overview_v1.0.pdf ... 詳細表示
【Lattice FPGA】CertusPro-NXで差動入力/出力バッファをVHDL/Verilog-HDLでインスタンスする方法は?
A.以下の手順でインスタンスしてください。 1.Verilog-HDLの場合、以下のように記述してください。 IB Inst_IB(.I(In), .O(Out)); VHDLの場合、以下のように記述してください。 component IB port... 詳細表示
【Lattice FPGA】FPGAへのダウンロードに失敗する
次のことをご確認、お試しいただけますでしょうか。 1.デバイスへの供給電圧は正常(推奨動作条件内)でしょうか? 2.ダウンロードケーブルへの電源供給は正常(緑のLEDが点灯)でしょうか? 3.ダウンロードケーブルのリード線や各コネクタは正常に接続しているでしょうか? 4.PCのUS... 詳細表示
【Lattice:FPGA】 ECP3 FPGAファミリ デバイス情報のまとめ
注意:ECP3は旧世代製品のため採用をご検討の際は 必ず販売代理店までお問い合わせください。 ・ECP3 FPGAファミリ 紹介資料 デバイスの特徴、プロダクトテーブル、採用事例などのまとめです。 採用のご検討にあたっては本資料をご参照ください。 ... 詳細表示
【Lattice 設計ツール】テストベンチの作成を簡単に行う方法は?
Diamond上で、Hierarchy Viewから、該当ブロックを右クリック→Verilog/VHDL Test Fixture Templateを実行します。 実行後、File List ViewのInput Filesのリストの最後に追加されますので、ダブルクリックして開き、入力信号などの 追記... 詳細表示
【TEDサポートウェブ】会員様限定FAQを閲覧いただくにはログインが必要です。
会員様限定FAQを閲覧いただくには、ログインが必要となります。 東京エレクトロン デバイスあるいは当社のパートナー商社様とお取引のあるお客様、もしくは、新たにお取引を希望されるお客様を対象にしております。 既にユーザーアカウントをお持ちの場合、こちらよりログインを行ってください。 ... 詳細表示
【Lattice FPGA】JTAGピンを専用ピンとして使用する場合、JTAGENBピンはどのように処理すれば良いでしょうか。
JTAGENBピンはOpenとしてください。 【注意事項】 Diamond Spreadsheet ViewのGlobal Preferencesタブで"JTAG_PORT = ENABLE"(デフォルト) となっていることをご確認ください。 この場合JTAGENBピンはコンフィグレーション後にユー... 詳細表示
ラティスセミコンダクターのFPGAおよびCPLDでは、未使用ピンには自動で 内部プルダウン処理されるため、外部処理は必要ありません。 下記、ラティスセミコンダクターのアンサーデータベースもご参照ください。 Do the unused I/O pins need to be groun... 詳細表示
【Lattice:設計ツール】配置配線後に「VCCIOとGNDに流せる電流値は"n*8mA"まで」とのワーニングが発生するが、どうすれば良いか?
VCCIOとGNDペアの配置はラティスの各デバイスの製品ページから対象デバイスのピン配置 (Pinout)表のCSVファイルを入手して確認してください。基本的な考え方としてはVCCIOx (xはバンク番号)から次のVCCIOxの間が一つのペアとお考え下さい。 この間には1本以上のGNDピンが... 詳細表示
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