LS1043Aメモリコントローラには、SDRAMへのリセット信号はありません。

LS1043A とSDRAMは、JEDEC規定に従って起動時にリセットを入力する必要がありますが、回路ではLS1043A PORESET_B信号をSDRAMのリセット信号へ接続することを説明しています。

 

AN5097 Hardware and Layout Design Considerations for DDR4 SDRAM Memory Interfaces も併せてご参照ください。

 

(抜粋)
Appendix B DRAM reset signal considerations
Every DDR3/3L/4 DRAM chip has a reset pin. JEDEC defines the requirements for the DRAM reset signal. The DDR interface in QorIQ products does not have a DRAM reset pin. This means the DRAM reset signal must be controlled by logic in the board.