2 DDR4 Board Design and Layout Guidance
2.1 DDR4 Introduction
DDR4ボードのデザインは、DDR3ボードのデザインに似ています。
DDR3の場合と同様に、フライバイルーティングが必要であるため、
レベリングが必要です。
DDR4でより高いデータレートを実現するために、
SDRAMとプロセッサのインターフェイス（PHY）
の両方に対応する必要があるインターフェイス仕様に
いくつかの拡張機能が追加されています。
ボードの相互接続とレイアウトに影響する拡張機能を以下に示します。
・ACT_nピンの追加?このピンは、以前はコマンドピンと呼ばれていたピン
（RAS_n、CAS_n、およびWE_n）を追加のアドレスピンとして
使用できるようにするためのシグナリングを提供します。
これらのピンは、ACT_nがローの場合は行アドレスピンとして動作し、
ACT_nがハイの場合はコマンドピンとして動作します。
これは、CS_nが低い場合にのみ有効です。
・1つのBA（バンクアドレス）ピンの削除と2つのBG（バンクグループ）
ピンの追加?これにより、DDR3と同様のアクセスで柔軟性が 向上しますが、
16のバンクがそれぞれ4つのバンクの4つのバンクグループにバンドルされます。
バンクグループ内の隣接アクセスは別のバンクグループへの
隣接アクセスよりも高速であるため、
これにより追加のタイミングパラメータが発生します。
単一のBank内への連続アクセスは、最速のオプションです。
・PAR（パリティ）ピンとALERT_nピンの追加（使用はオプション）PARピンは、
コントローラーからSDRAMへの偶数パリティを使用して
コマンドピンとアドレスピンのパリティ監視を提供します。
ALERT_nは、パリティエラーが検出されたことを示すSDRAMからの
インジケータ（オープンドレイン出力）です。
・PODターミネーションへの変更?従来のSSTLプッシュプル出力ではなく、
疑似オープンドレイン（POD）出力バッファーが実装されています。
これにより、データビットの終端ODTは、中間レベルの電圧VTTではなく、
I / O電源レールVDDQに送られます。少しだけドライブすると電流が流れるため、
消費電力が削減される可能性があります。
・DBIの追加?データバス反転（DBI）は、ビットの半分以上がゼロの場合は
いつでもデータバスを反転できるようにする機能です。
この機能は、PODターミネーションと組み合わせると、有効電力を削減し、
データシグナルインテグリティを強化する可能性があります。
・VPP電源入力の追加? VPP電源（2.5 V）は、内部ワードラインロジックに
電力を供給します。この電圧の増加により、SDRAMは全体的な消費電力を削減できます。
・アドレス/制御VREFからのデータVREFの分離?データ基準電圧VREFDQは、
SDRAM内とPHY内の両方で内部的に生成されるようになりました。
最適なサンプリングしきい値を提供するために、
さまざまなレベルにプログラムできます。
最適なしきい値は、選択したODTインピーダンス、ドライブ強度、
およびPCBトラックインピーダンスによって異なります。
アドレス/制御基準電圧VREFCAは、DDR3と同じ中間レベルの基準電圧です。
注釈
これらの機能は、すべてのデバイスでサポートされているとは限りません。
サポートされている機能については、デバイス固有のドキュメントを参照してください。