• No : 10516
  • 公開日時 : 2022/03/01 14:40
  • 更新日時 : 2023/01/05 15:51
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【TI:プロセッサ】 AM64x /AM243xの回路図チェック:推奨事項 2.8 DDR(2.15 CK and ADDR_CTRL Routing Specification)

AM64x /AM243xの回路図チェックのポイントを教えてください。
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回答

 
 

2.15 CK and ADDR_CTRL Routing Specification

CKおよびADDR_CTRLネットクラス内のスキューは、
ADDR_CTRLネットのセットアップおよびホールドマージンを直接削減します。
したがって、このスキューを制御する必要があります。
ルーティングされたPCBトラックには、その長さに比例した遅延があります。
したがって、遅延スキューは、定義された信号グループ内のルーティングされた
トラックの長さを一致させることによって管理する必要があります。
PCBの長さを実際に一致させる唯一の方法は、ネットクラスとそれに関連する
クロックペアDDR0_CK0およびDDR0_CK0_nで最も長いネットの
長さまで短いトレースを長くすることです。

2.15.1 CACLM - Clock Address Control Longest Manhattan Distance

最大長を確立するためのメトリックは、マンハッタン距離です。
PCB上の2点間のマンハッタン距離は、水平または垂直のトラックセグメント
のみで接続する場合の点間の長さです。
トレースルートの長さの妥当な制限は、
マンハッタン距離にマージンを加えたものです。
CACLMはこの制限であり、
クロックアドレス制御の最長マンハッタン距離として定義されます。
プロセッサとDDR4メモリのクロックとアドレスピンの位置を考えると、
これらの部品の配置を考慮して、可能な最大のマンハッタン距離を決定できます。
この距離から、CKおよびADDR_CTRLルーティンググループのルーティングされた
トラックの長さに関するこの経験則の制限が決定されます。
CKとADDR_CTRLの最長距離は、配置の最も遠いコーナーにあるため、
DDR4SDRAMデバイスのアドレス入力A13の距離になる可能性があります。
A13が最も長いと仮定して、
CACLMをCACLMY(A13)+ CACLMX(A13)+300ミルの合計として計算します。
追加の300ミルにより、最初のDDR4 SDRAMを通過して戻り、
ピンA13に到達することができます。
これを、プロセッサから最初のSDRAMまでのルーティングされたトレース長の
上限ガイドラインとして使用してください。

2.15.2 CK and ADDR_CTRL Routing Limits

Table 2-6に、プロセッサからSDRAMへのルーティングを構成する
個々のセグメントの制限を示します。
これらのセグメントの長さは、前にFigure 2-5およびFigure 2-6に示したCKおよび
ADDR_CTRLトポロジ図と一致します。
ルーティンググループ内のすべての信号の同じセグメント長を一致させることにより、
信号遅延スキューが制御されます。
CKネットとADDR_CTRLネットは、各セグメントの同じパスに沿ってルーティング
されることを思い出してください。
これにより、長さのマッチングが簡単になります。 CKグループのスキュー制限は、
DDR0_CK0Pの長さとDDR0_CK0Nの長さを比較します。
次に、ADDR_CTRLグループネットのスキュー制限が
CKグループネットと比較されます。ほとんどのPCBレイアウトツールは、
この検証を支援するレポートを生成するように構成できます。
これを自動的に生成できない場合は、手動で生成して確認する必要があります。
Table 2-6に、プロセッサから各SDRAMへのフルルートのスキュー制限も示します。
個々のセクションのスキュー制限に加えて、これをチェックして、レイアウトに
累積エラーがないことを確認する必要があります。
時間遅延(ps)の代わりにレングス マッチング(mil)を使用するには、
時間遅延(ps)制限に5を掛けます。
マイクロ ストリップルートは、ストリップ ラインルートよりも速く伝搬します。
レングス マッチングを使用する場合の標準的な方法は、
マイクロストリップの長さを1.1で除算して、
マイクロストリップの長さをストリップラインの長さで正規化し、
提供される遅延制限に合わせるための補正された長さを実現することです。
これは、velocity補正と呼ばれます(Section 1.5を参照)
 
 
 
(1)最大値は、保守的なシグナルインテグリティアプローチに基づいています。
 この値は、立ち上がり時間と立ち下がり時間の詳細な
 シグナルインテグリティ分析で目的の動作が確認された場合にのみ拡張できます。
(2)これはプロセッサからSDRAMまでの合計の長さです。
 セグメントマッチングによって累積エラーが発生しないように、
 SDRAMごとに計算する必要があります。最初のSDRAMの場合、
 信号ごとに計算されたA1 + A2 + ASです。 2番目のSDRAMの場合、
 信号ごとに計算されたA1 + A2 + A3 + ASです。
(3)この長さは便宜上長くすることができますが、最小化する必要があります。
(4)CKネットクラスに関連するADDR_CTRLネットクラス。
(5)中心間の間隔は、最大500ミルの配線長(端点の近くのみ)で
 最小2wまで下げることができます。
(6)適切な差動インピーダンスを確保するために設定されたCK間隔。
(7)ユーザーは、不注意によるインピーダンスの不一致が発生しないように
 インピーダンスを制御する必要があります。
 一般的に、その層でシングルエンドインピーダンスZoの2倍に等しい
 差動インピーダンスを実現するには、中心間の間隔を2wまたは
 2wよりわずかに大きくする必要があります。
(8)ソース終端(ドライバの直列抵抗)は特に許可されていません。
(9)終了値は、ネットクラス全体で均一である必要があります。
(10)すべてのセグメントスキューの最大値を超えないようにするために、
 信号の飛行時間の正確な3Dモデリング
(ビアを介した正確にモデル化された信号伝搬を含む)が
 適用された場合にのみ、ビアカウントの差が1増加する可能性があります。
(11)プロセッサから各SDRAMまでのビアを個別にカウントします。
(12)psとして示されているPCBトラックの長さは、長さの正規化された表現です。
 単純な変換として、1psは5ミルに相当します。
 これはストリップラインに相当する長さであり、
 マイクロストリップトラックとしてルーティングされるすべての
 セグメントに速度補正を使用する必要があります。