・DDRサブシステム(DDRSS)はLPDDR4またはDDR4メモリ・インターフェイス

　をサポートします。
・データ・バス幅、インライン ECC サポート、速度、および最大アドレス可能範囲

　の選択については、デバイス仕様データ・シートの「特徴」の章

　「メモリ・サブシステム、DDR サブシステム（DDRSS）」セクションを参照してください。
・使用可能なメモリ構成は、1X16 ビットまたは 2X8 ビットです。

・使用しない場合の DDRSS 信号の接続については、デバイス固有のデータシート

　ピン接続要件セクションを参照してください。            
・詳細については、デバイス固有の TRM のメモリ コントローラの章の

　DDR サブシステム (DDRSS) セクションを参照してください。         
・DDR コントローラと DDR PHY には、コンフィギュレーションすべき多くの

　パラメータがあります。            
・コンフィギュレーションを容易にするために、オンラインツール(SysConfig ツール)が

　提供されています。
・このツールは、ボード情報、DDR デバイスのデータシートからのタイミングパラメータ、

　IO パラメータを入力とし、ドライバが DDR コントローラと DDR PHY をプログラム

　するために使うヘッダファイルを出力します。            
・SDKには、SKにマウントされたメモリ(DDR4 / LPDDR4)デバイスのコンフィギュレーション

　ファイルが統合されています。            
・詳細については、以下のFAQを参照してください。

　[FAQ] AM62A7 または AM62A3 カスタムボードハードウェア設計

・DDR0_CAL0（IO Pad Calibration Resistor）の接続については、

　デバイス固有のデータシートAM62x Sitara Processor) に記載されている

　DDR0_CAL0 (IO パッド校正抵抗) 接続の推奨事項に従ってください。            
・DDR_ZQ (LPDDR4 SDRAM Calibration Reference Resistor) 接続については
　デバイス固有のデータシートの推奨事項に従ってください。