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【NXP：DN】 LS1023A/LS1043A メモリコントローラの SDRAMへのリセット信号
AN5012, LS1043A Design Checklistには以下の説明があります。これは何を説明しているのですか。
Table 9. DDR system-level checklist の、PORESET_B assertion should also reset SDRAM Memory. です。
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回答
LS1043Aメモリコントローラには、SDRAMへのリセット信号はありません。
LS1043A とSDRAMは、JEDEC規定に従って起動時にリセットを入力する必要がありますが、回路ではLS1043A PORESET_B信号をSDRAMのリセット信号へ接続することを説明しています。
(抜粋)
Appendix B DRAM reset signal considerations
Every DDR3/3L/4 DRAM chip has a reset pin. JEDEC defines the requirements for the DRAM reset signal. The DDR interface in QorIQ products does not have a DRAM reset pin. This means the DRAM reset signal must be controlled by logic in the board.
Appendix B DRAM reset signal considerations
Every DDR3/3L/4 DRAM chip has a reset pin. JEDEC defines the requirements for the DRAM reset signal. The DDR interface in QorIQ products does not have a DRAM reset pin. This means the DRAM reset signal must be controlled by logic in the board.