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『 Lattice Semiconductor 』内のFAQ

36件中 1 - 10 件を表示

≪ 1 / 4ページ ≫

【Lattice：CPLD/FPGA/電源管理IC】デバイスのMTBF値(またはFIT数)を知りたい

ラティスセミコンダクターではMTBF値は提供していませんが、信頼性レポートのFIT値から算出(MTBF=1/FIT)してください。 Lattice Products Reliability Report http://www.latticesemi.com/view_document?docu... 詳細表示
- No：209
- 公開日時：2018/08/17 16:33
- 更新日時：2018/10/01 11:46
- カテゴリー： FPGA , CPLD , 電源管理IC
【Lattice：FPGA/設計ツール】Lattice Diamondの起動時に”License check out failed”が発生してしまい起動できない

ほとんどの場合はライセンスファイルの設定ミスかライセンス期限切れが原因ですので、・環境変数がライセンスファイルに正しく設定されているか・ライセンスファイルを開き、期限が切れていないかをご確認いただき、いずれも問題無いようであればライセンスを再発行することで回避できる... 詳細表示
- No：961
- 公開日時：2018/08/22 17:58
- 更新日時：2018/10/01 11:56
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA】デバイス起動時のフリップフロップの初期値

ラティスセミコンダクターのFPGAのレジスタ(フリップフロップ)の初期値は"0"です。下記ラティスのアンサーデータベースをご参照ください。 What is the state of Flip Flop outputs at power-up? The reset pins of ... 詳細表示
- No：1621
- 公開日時：2018/09/10 09:14
- 更新日時：2018/09/27 15:36
- カテゴリー： FPGA
【Lattice：CPLD/FPGA/電源管理IC】デバイスの熱抵抗値のデータを知りたい

下記URLのテクニカルノートをご参照ください。 Thermal Management http://www.latticesemi.com/en/Support/AnswerDatabase/6/8/~/media/8089531A8153497C8E370914638998E9.ashx 詳細表示
- No：199
- 公開日時：2018/08/17 15:19
- 更新日時：2018/10/01 11:47
- カテゴリー： FPGA , CPLD , 電源管理IC
【Lattice：CPLD】ispLEVER ClassicでispMACH4000シリーズをフィッティングするとGLB入力が制限を超えているというエラーが発生

ispMACH4000シリーズのGLB(Global Logic Blocks)への入力本数は36本までとなっています。そのI/Oブロックへ配置したロジックに大きな入力本数を持つ信号があるため、制限を超えています。 ispLEVER Classicで”Auto_buffering_for_high_... 詳細表示
- No：1638
- 公開日時：2018/08/22 17:43
- 更新日時：2018/10/01 11:28
- カテゴリー： CPLD , 設計ツール
【Lattice：CPLD/FPGA/電源管理IC】デバイスのRoHS対応

下記にラティスデバイスのRoHS対応に関するレターがあります。 RoHS準拠に関するレター http://www.latticesemi.com/-/media/LatticeSemi/Documents/QualityAssurance/OZ/ROHS-Compliance-Letter... 詳細表示
- No：796
- 公開日時：2018/08/17 15:17
- 更新日時：2018/10/01 11:45
- カテゴリー： FPGA , CPLD , 電源管理IC
【Lattice：FPGA/設計ツール】Lattice Diamondの有償版と無償版の違い

SubscriptionとFreeの違いはターゲットデバイスのみです。高速シリアルトランシーバ(SerDes)を搭載しているデバイス(例：ECP5-UM、ECP3、ECP2/Mなど）を使用する場合は、SerDes使用の有無に関わらずSubscriptionが必要となります。 SerDesを搭... 詳細表示
- No：963
- 公開日時：2018/08/21 18:13
- 更新日時：2018/10/01 11:55
- カテゴリー：設計ツール , FPGA
【Lattice：CPLD/FPGA】デバイスの未使用ピンの処理方法

ラティスセミコンダクターのFPGAおよびCPLDでは、未使用ピンには自動で内部プルダウン処理されるため、外部処理は必要ありません。下記、ラティスセミコンダクターのアンサーデータベースもご参照ください。 Do the unused I/O pins need to be groun... 詳細表示
- No：940
- 公開日時：2018/08/22 17:43
- 更新日時：2018/10/01 11:42
- カテゴリー： CPLD , FPGA
【Lattice：FPGA/設計ツール】RTLシミュレーションで期待した結果が得られません。

テストベンチファイルにGSR（Global Set/Reset）及びPUR（Power Up Set/Reset）はインスタンスされていますか。【Verilog記述例】 GSR GSR_INST( .GSR() ); PUR PUR_INST( .PUR() ); 詳細表示
- No：1758
- 公開日時：2018/09/14 14:44
- 更新日時：2018/10/01 12:01
- カテゴリー： FPGA , 設計ツール
【Lattice：FPGA/設計ツール】ModelSimのラティスのライブラリコンパイル方法を知りたい

弊社で作成したModelSim PE(10.2d) セットアップ(ライセンス設定、ライブラリコンパイル)を公開予定です。ファイル名：ModelSim_Setup.pdf なお、ログイン(会員)ユーザー様のみ公開後にダウンロード可能となりますが、下記のFAQのリンクから行ってい... 詳細表示
- No：192
- 公開日時：2018/08/17 15:21
- 更新日時：2018/11/06 16:51
- カテゴリー：設計ツール

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