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『 FPGA 』内のFAQ

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【Lattice：CPLD/FPGA】デバイスの未使用ピンの処理方法

ラティスセミコンダクターのFPGAおよびCPLDでは、未使用ピンには自動で内部プルダウン処理されるため、外部処理は必要ありません。下記、ラティスセミコンダクターのアンサーデータベースもご参照ください。 Do the unused I/O pins need to be groun... 詳細表示
- No：940
- 公開日時：2018/08/22 17:43
- 更新日時：2018/10/01 11:42
- カテゴリー： CPLD , FPGA
【Lattice：FPGA】MachXO2とMachXO3L/3LFの違いは

MachXO2、MachXO3L、MachXO3LFの主な違いは以下の通りです。回路情報の保存主な相違点 MachXO2 FLASH：10万回書き換え可能 SRAM：書き換え無制限 (SRAMアクセスはJTAG経由のみ) ・幅広いパッケ... 詳細表示
- No：814
- 公開日時：2018/08/17 17:09
- 更新日時：2018/12/11 09:54
- カテゴリー： FPGA
【Lattice：FPGA/設計ツール】Lattice Diamondの起動時に”License check out failed”が発生してしまい起動できない

ほとんどの場合はライセンスファイルの設定ミスかライセンス期限切れが原因ですので、・環境変数がライセンスファイルに正しく設定されているか・ライセンスファイルを開き、期限が切れていないかをご確認いただき、いずれも問題無いようであればライセンスを再発行することで回避できる... 詳細表示
- No：961
- 公開日時：2018/08/22 17:58
- 更新日時：2018/10/01 11:56
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA/設計ツール】Synplify Proのエラーおよびワーニングメッセージの調べ方を知りたい

お手数ですが、Synplify Proを単体起動して再度論理合成を実行してください。ログのエラーやワーニングの番号をクリックするとヘルプが開き、意味を調べることができます。詳細表示
- No：958
- 公開日時：2018/08/22 17:43
- 更新日時：2018/10/01 11:57
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA/設計ツール】Lattice Diamondの有償版と無償版の違い

SubscriptionとFreeの違いはターゲットデバイスのみです。高速シリアルトランシーバ(SerDes)を搭載しているデバイス(例：ECP5-UM、ECP3、ECP2/Mなど）を使用する場合は、SerDes使用の有無に関わらずSubscriptionが必要となります。 SerDesを搭... 詳細表示
- No：963
- 公開日時：2018/08/21 18:13
- 更新日時：2018/10/01 11:55
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA】未使用バンクへの電源供給

ラティスセミコンダクターのデバイスでは未使用I/Oバンクへも電源供給(1.2V〜3.3V)を推奨します。下記ラティスのアンサーデータベースをご参照ください。 Do I need to power up unused IO banks? http://www.latticesem... 詳細表示
- No：1620
- 公開日時：2018/09/10 09:12
- 更新日時：2018/09/27 15:37
- カテゴリー： FPGA
【Lattice：CPLD/FPGA/電源管理IC/設計ツール】開発ツールライセンスの期限

ラティスセミコンダクターの開発ツールには1年間のライセンス期限があります。ライセンスが切れた場合、Lattice Diamondの有償版(Subscription)をご使用の場合は新たにご購入いただき、入手されたSerial No.で再度ライセンスを申請してください。それ以外の無償ツールの... 詳細表示
- No：969
- 公開日時：2018/08/22 17:42
- 更新日時：2018/10/01 11:38
- カテゴリー：設計ツール , CPLD , FPGA , 電源管理IC
【Lattice：FPGA/設計ツール】異なるクロックドメイン間のタイミング解析を行わせない方法

以下のような制約を制約ファイル(*.lpf)に追記してください。例) クロックドメインCLK_AからCLK_Bのパスを解析から除外 BLOCK PATH FROM CLKNET "CLK_A" TO CLKNET "CLK_B"; 詳細表示
- No：964
- 公開日時：2018/08/21 18:17
- 更新日時：2018/10/01 11:54
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA/設計ツール】Lattice DiamondのActive-HDLの制限事項を知りたい

HDLコードの行数、およびインスタンス数に制限があります。ラティスセミコンダクターのシミュレーションライブラリを含むコードでは、3万行および2千個のインスタンスまで、シミュレーションライブラリを含まないコードでは5千行および500個のインスタンスまで、となっています。詳細表示
- No：957
- 公開日時：2018/08/22 18:01
- 更新日時：2018/10/01 11:58
- カテゴリー：設計ツール , FPGA
【Lattice：FPGA/設計ツール】RTLシミュレーションで期待した結果が得られません。

テストベンチファイルにGSR（Global Set/Reset）及びPUR（Power Up Set/Reset）はインスタンスされていますか。【Verilog記述例】 GSR GSR_INST( .GSR() ); PUR PUR_INST( .PUR() ); 詳細表示
- No：1758
- 公開日時：2018/09/14 14:44
- 更新日時：2018/10/01 12:01
- カテゴリー： FPGA , 設計ツール

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