• No : 10615
  • 公開日時 : 2022/03/09 11:15
  • 更新日時 : 2023/01/05 15:24
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【TI：プロセッサ】 AM64x /AM243xの回路図チェック：推奨事項　2.8 DDR(3.14 Data Group Routing Routing Specification)

AM64x /AM243xの回路図チェックのポイントを教えてください。
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回答

 
 
 
3.14 Data Group Routing Specification 
 
バイト信号ネットクラス内のスキューは、DQおよびDMネットのセットアップと
ホールドマージンを直接削減します。
したがって、ADDR_CTRL信号ネットクラスおよび関連する
CKクロックネットクラスと同様に、このスキューを制御する必要があります。
ルーティングされたPCBトラックには、その長さに比例した遅延があります。
したがって、長さのスキューは、定義された信号グループ内のルーティングされた
トラックの長さを一致させることによって管理する必要があります。
PCB 上で長さを合わせる唯一の方法は、短いトレースをネットクラスで
最も長いネットと関連するクロックの長さまで長くすることです。
 
注釈
すべてのバイトレーンの長さを一致させる必要はなく、推奨もされていません。
長さの一致は、各バイト内でのみ必要です。
 
Table 3-7に、Byte0およびByte1ルーティンググループのルーティング仕様を示します。
各シグナルネットクラスとそれに関連するクロックネットクラスは、
個別にルーティングおよび照合されます。
 
 
（1）レングス マッチングは1バイト以内でのみ行われます。
　バイト間の長さの一致は必須でも推奨でもありません。
（2）各DQSペアは、関連するバイトと長さが一致します。
（3）DQnスキューおよびDQSnからDQnへのスキューの最大値を
　超えないようにするために、シグナルフライトタイムの正確な3Dモデリング
　（ビアを介した正確にモデル化された信号伝搬を含む）が適用された場合にのみ、
　ビアカウントの差が1増加する可能性があります。
（4）最大値は、保守的なシグナルインテグリティアプローチに基づいています。
　この値は、立ち上がり時間と立ち下がり時間の詳細なシグナルインテグリティ分析で
　目的の動作が確認された場合にのみ拡張できます。
（5）中心間の間隔は、最大500ミルの配線長（端点の近くのみ）で
　最小2wまで下げることができます。
（6）DQSペア間隔は、適切な差動インピーダンスを確保するために設定されます。
（7）ユーザーは、不注意によるインピーダンスの不一致が発生しないように
　インピーダンスを制御する必要があります。
　一般的に、その層でシングルエンドインピーダンスZoの2倍に等しい
　差動インピーダンスを実現するには、中心間の間隔を2w
　または2wよりわずかに大きくする必要があります。