【NXP:DN】 LS1021A OCRAMのアクセススピード
OCRAMのアクセススピードに関するデータはございません。 詳細表示
【NXP:DN】 LS1021A SerDes用入力クロック
HCSL入力です。 接続については、以下のアプリケーションノートも参考してください。 AN4311 SerDes Reference Clock Interfacing and HSSI Measurements Recommendation 詳細表示
【NXP:DN】 LS1021A SYSCLK用入力クロック
いいえ、LVDS入力です。 接続については、以下のデザインチェックリストの40ページ 5.10.2.1 DIFF_SYSCLK/DIFF_SYSCLK_B system-level recommendationsも参考にしてください。 AN4878, QorIQ LS1021A Design Checklis... 詳細表示
【NXP:DN】 LS1043A イーサネットポートの半二重対応
LS1043Aのイーサネットポートは半二重に対応していません。 全二重のみの対応です。 詳細表示
【NXP:DN】 LS1026A/LS1046A DDRコントローラに必要なパスコンの数
各G1VDDに最低1つ必要です。 LS1046AデザインチェックリストRev2の7ページ Table 4. Power design system-level checklist ”General Power supply decoupling”内に以下の記載があります。こちらも合わせて参考ください... 詳細表示
【NXP:DN】 LS1026A/LS1046A VDDとSVDDの供給電源の共用
共用は可能です。 この場合、VDDからフィルタを通してSVDDへ接続してください。 LS1046AデザインチェックリストRev2の10ページのTable 4. Power design system-level checklist ”SerDes power supply filtering”の記載も... 詳細表示
内部回路情報はNXPより開示されておりません。このため、提供はできません。 詳細表示
【NXP:DN】 T4240 PCIeコントローラ内のレイテンシ
NXPからPCIeコントローラ内のレイテンシに関する情報の開示がされていません。 このため、情報提供ができません。 詳細表示
【NXP:DN】 LS1026A/LS1046A L1/L2キャッシュのSER(Soft Error Rate)
L1/L2キャッシュは、エラー訂正機能をサポートしているため、SERは”0”です。 LS1046AのL1/L2キャッシュは、それぞれ以下の様に保護されています。 L1命令キャッシュ: パリティ L1データ・キャッシュ: ECC L2キャッシュ: ECC L1命令キャッシュでパリティ・エラ... 詳細表示
【NXP:DN】 LS1043A トレース機能(ETM)の使用可能可否
トレース機能の使用については、使用されているJTAG ICEベンダーへ問い合わせてください。 LS1043Aでは、トレース情報(ETM)を出力するための専用ピンが用意されていません。 このため、トレース機能を使用するための対応方法は、JTAG ICEベンダーで異なります。 詳細表示
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