Lattice DiamondおよびRadiantではSDCまたはFDCを使用できます。

（Radiantでは論理合成時はLDC、配置配線時はPDCがデフォルトですが、SDC/FDCとは互換性があります。）

SDC/FDCは論理合成時に読み込まれ、配置配線のタイミング制約および解析に適用されます。
ただし、他社FPGAには固有の制約などもあり、すべてのSDC(FDC)の制約に対応している訳ではありません。
対応していない制約はエラーとはならず無視されます。
タイミングレポートやTiming Analysisで与えた制約が解析されているか、必ず確認してください。
対応していない制約につきましては、お手数ですがLattice Diamondの場合はLPFファイル、Radiantの場合はPDC

で制約を与えてください。
 

例えば、set_input_delay制約のMax(セットアップ)は解析できますが、Min(ホールド)はSynplifyProの仕様により

解析されません。