【Lattice FPGA】CertusPro-NXで差動入力/出力バッファをVHDL/Verilo

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CertusPro-NXをターゲットに設計していますが、差動入力/出力バッファをVHDL/Verilog-HDLでインスタンスする方法を教えてください。

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A.以下の手順でインスタンスしてください。

　１．Verilog-HDLの場合、以下のように記述してください。

　　　IB Inst_IB(.I(In), .O(Out));

　　　VHDLの場合、以下のように記述してください。

　　　component IB

　　　port (I: in std_logic;

　　　　 O: out std_logic);

　　　end component;

　　I　nst_IB: IB port map(I=>Din, O=>Dout);

2．開発ツールRadiantで論理合成(Synthesize Design)実行後、

　　　Device Constraint Editorを起動してPortタブを選択し、

　　　入力信号のIO_TYPE(バッファ設定)をLVDSなど差動バッファ

　　　に変更して保存してからMap Design、Place & Route Design

　　　を実行してください。

　３．Place & Route Design完了後、Signal/Pad Reportを開いて

　　　設定が反映されていることを確認してください。