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【TI: プロセッサ】 AM64x /AM243xの回路図チェック：推奨事項 2.8 DDR(High-Speed Interface Layout Guidelines:2 General High-Speed Signal Routing)
AM64x /AM243xの回路図チェックのポイントを教えてください。
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回答
2 General High-Speed Signal Routing
2.1 PCB Fiber Weave Mitigation
差動信号を一般的な PCB 素材で配線する場合、
PCB を構成するグラスファイバー織布（Ɛr は約 6）と
エポキシ樹脂（Ɛr は約 3）の静誘電率（Ɛr）が異なるため、
ペアの各トレースは誘電率および対応する信号速度が異なることになり ます。
Ɛrが低いと信号の移動が速くなるため、差動ペアの信号がコンパニオン信号よりも
Ɛrが低いと信号の移動が速くなるため、差動ペアの信号がコンパニオン信号よりも
グラスファイバーまたはエポキシの比率が高い場合、
ペア間スキューが発生する可能性があります。
差動信号間のこのスキューは、受信機に提示される差動アイダイアグラムを
差動信号間のこのスキューは、受信機に提示される差動アイダイアグラムを
大幅に劣化させ、重大なACコモンモード電圧ノイズを引き起こし、
EMIの問題を引き起こす可能性があります。
この問題の程度は、バス速度、トレースの長さ、トレースの形状、
この問題の程度は、バス速度、トレースの長さ、トレースの形状、
使用するグラスファイバー織布のタイプ、
およびPCBの織りパターンに対するトレースの位置合わせによって異なります。
繊維織りの位置合わせによる問題は、ボードごとに異なります。
この差異により、問題の診断が困難になります。
およびPCBの織りパターンに対するトレースの位置合わせによって異なります。
繊維織りの位置合わせによる問題は、ボードごとに異なります。
この差異により、問題の診断が困難になります。
Figure 1、Figure 2、および Figure 3は、
ボード設計におけるPCBファイバー織布の影響を
最小限に抑えるための3つの最も一般的な方法を示しています。
シグナリングイメージプレーン全体が、
下にあるPCBファイバー織布に対して10°から35°回転します。
PCBメーカーは、PCBレイアウトデータベースに変更を加えることなく、
PCBメーカーは、PCBレイアウトデータベースに変更を加えることなく、
このローテーションを実行できます。
高速差動信号のみが、下にあるPCBファイバー織布に対して
10°から35°の角度でルーティングされます。
高速差動信号は、PCB全体にジグザグにルーティングされます。
ガラス繊維とエポキシ樹脂の比率は、 Ɛr のばらつきの主な原因であるため、
よりタイトな織り方、より少ないエポキシ樹脂、およびより長いトレース長にわたって
より大きな Ɛr の均一性を持つPCB スタイルを選択してください。
デザインを製造に送る前に、高速信号に最適なPCBスタイルを指定してください。
一般的なPCBスタイルの例については、Figure 4を参照してください。
デザインを製造に送る前に、高速信号に最適なPCBスタイルを指定してください。
一般的なPCBスタイルの例については、Figure 4を参照してください。
2.2 High-Speed Signal Trace Lengths
すべての高速信号と同様に、信号ペアの合計トレース長を最小限に抑えます。
各デバイスのトレース長の要件については、Appendix Aを参照してください。
2.3 High-Speed Signal Trace Length Matching
各インターフェースの関連する差動ペアトレースのエッチング長を一致させます。
差動ペアグループのエッチング長は一致する必要はありません
（つまり、送信ペアの長さは受信ペアの長さと一致する必要はありません）。
高速信号のペア内の長さを一致させる場合は、曲がりくねったルーティングを追加して、
不一致の端にできるだけ近い長さに一致させます。
詳細については、Figure 5を参照してください。
各デバイスのトレース長の要件については、Appendix Aを参照してください。
2.3 High-Speed Signal Trace Length Matching
各インターフェースの関連する差動ペアトレースのエッチング長を一致させます。
差動ペアグループのエッチング長は一致する必要はありません
（つまり、送信ペアの長さは受信ペアの長さと一致する必要はありません）。
高速信号のペア内の長さを一致させる場合は、曲がりくねったルーティングを追加して、
不一致の端にできるだけ近い長さに一致させます。
詳細については、Figure 5を参照してください。
2.4 High-Speed Signal Reference Planes
高速信号は、どうしても必要な場合を除いて、平面の分割や基準面のボイドを越えないように、
ソリッドGND基準面上にルーティングする必要があります。
TIは、電源プレーンへの高速信号リファレンスを推奨していません。
ソリッドGND基準面上にルーティングする必要があります。
TIは、電源プレーンへの高速信号リファレンスを推奨していません。
平面分割または参照平面内のボイドを横切ってルーティングすると、
高周波電流が分割またはボイドの周りを流れるように強制されます。
これにより、次の状態が発生する可能性があります。
これにより、次の状態が発生する可能性があります。
• 不平衡電流の流れによる過剰な放射エミッション
• 直列インダクタンスの増加による信号伝搬遅延の遅延
• 隣接信号との干渉
• シグナルインテグリティの低下（つまり、ジッターの増加と信号振幅の減少）
• 直列インダクタンスの増加による信号伝搬遅延の遅延
• 隣接信号との干渉
• シグナルインテグリティの低下（つまり、ジッターの増加と信号振幅の減少）
正しいプレーンボイドルーティングと正しくないプレーンボイドルーティングの例については、
Figure 6 およびFigure 7 を参照してください。
Figure 6 およびFigure 7 を参照してください。
プレーンスプリット上でのルーティングが完全に避けられない場合は、
スプリット全体にステッチコンデンサを配置して、高周波電流のリターンパスを提供します。
これらのスティッチングコンデンサは、電流ループ領域と、スプリットを横切ることによって
生じるインピーダンスの不連続性を最小限に抑えます。
これらのコンデンサは1µF以下で、平面交差点のできるだけ近くに配置する必要があります。
誤ったプレーンスプリットルーティングと正しいステッチコンデンサの配置の例については、
Figure 8とFigure 9 を参照してください。
これらのスティッチングコンデンサは、電流ループ領域と、スプリットを横切ることによって
生じるインピーダンスの不連続性を最小限に抑えます。
これらのコンデンサは1µF以下で、平面交差点のできるだけ近くに配置する必要があります。
誤ったプレーンスプリットルーティングと正しいステッチコンデンサの配置の例については、
Figure 8とFigure 9 を参照してください。
PCBスタックアップを計画するときは、相互に参照しないプレーンがオーバーラップ
しないようにしてください。
オーバーラップした部分の間に不要な静電容量が発生します。
この静電容量がRF放射を一方の平面からもう一方の平面に渡す方法の例を確認するには、
Figure 10 を参照してください。
しないようにしてください。
オーバーラップした部分の間に不要な静電容量が発生します。
この静電容量がRF放射を一方の平面からもう一方の平面に渡す方法の例を確認するには、
Figure 10 を参照してください。
高速信号トレース全体で、発信から終了まで同じGNDリファレンスを維持する必要があります。
同じGND基準を維持できない場合は、両方のGNDプレーンをビアステッチして、
継続的な接地と均一なインピーダンスを確保してください。
これらのスティッチングビアは、信号遷移ビアから200ミル以内
同じGND基準を維持できない場合は、両方のGNDプレーンをビアステッチして、
継続的な接地と均一なインピーダンスを確保してください。
これらのスティッチングビアは、信号遷移ビアから200ミル以内
（中心から中心、近い方が良い）に対称的に配置します。
ビアのステッチの例については、Figure 11を参照してください。
ビアのステッチの例については、Figure 11を参照してください。
