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【TI: プロセッサ】 AM64x /AM243xの回路図チェック：推奨事項 2.8 DDR(High-Speed Interface Layout Guidelines:3 High-Speed Differential Signal Routing)
AM64x /AM243xの回路図チェックのポイントを教えてください。
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3 High-Speed Differential Signal Routing
3.1 Differential Signal Spacing
高速インターフェイスの実装でクロストークを最小限に抑えるには、
信号ペア間の間隔をトレースの幅の5倍以上にする必要があります。
この間隔は5Wルールと呼ばれます。
計算されたトレース幅が6ミルのPCB設計では、高速差動ペア間に最低30ミルの間隔が必要です。
また、トレースの長さ全体にわたって、他の信号に対して
この間隔は5Wルールと呼ばれます。
計算されたトレース幅が6ミルのPCB設計では、高速差動ペア間に最低30ミルの間隔が必要です。
また、トレースの長さ全体にわたって、他の信号に対して
30ミルの最小キープアウトエリアを維持します。
高速差動ペアがクロックまたは周期信号に隣接している場合は、
高速差動ペアがクロックまたは周期信号に隣接している場合は、
適切な絶縁を確保するために、このキープアウトを最低50ミルに増やしてください。
高速差動信号間隔の例については、Figure 12 および Figure 13 を参照してください。
高速差動信号間隔の例については、Figure 12 および Figure 13 を参照してください。
3.2 High-Speed Differential Signal Rules
・高速差動信号にプローブまたはテストポイントを配置しないでください。
・高速トレースを、水晶、発振器、クロック信号発生器、
・高速トレースを、水晶、発振器、クロック信号発生器、
スイッチングパワーレギュレータ、取り付け穴、磁気デバイス、
またはクロック信号を使用または複製するICの下または、近くに配線しないでください。
・BGAブレークアウト後は、内部状態遷移中に生成される大電流トランジェントを
・BGAブレークアウト後は、内部状態遷移中に生成される大電流トランジェントを
フィルターで除去するのが難しい場合があるため、
高速差動信号をSoCに近づけないでください。
・可能であれば、PCBの最上層または最下層に隣接するGND層と高速差動ペア信号を配線します。
・可能であれば、PCBの最上層または最下層に隣接するGND層と高速差動ペア信号を配線します。
TIは、高速差動信号のストリップラインルーティングを推奨していません。
・高速差動信号が基準面の端から90ミル以上離れていることを確認してください。
・高速差動信号が、基準面のボイドから少なくとも1.5 W（計算されたトレース幅×1.5）
・高速差動信号が基準面の端から90ミル以上離れていることを確認してください。
・高速差動信号が、基準面のボイドから少なくとも1.5 W（計算されたトレース幅×1.5）
離れてルーティングされていることを確認します。
このルールは、高速差動信号のSMDパッドが無効になっている場合には適用されません。
・伝送線路のインピーダンスの不一致を回避するために、SoCBGAエスケープ後に
・伝送線路のインピーダンスの不一致を回避するために、SoCBGAエスケープ後に
一定のトレース幅を維持します。
・可能な場合は、ペア間の差分間隔を最大化します。
3.3 Symmetry in the Differential Pairs
高速差動ペアは、すべて対称に平行にまとめて配線してください。
この要件からの逸脱は、パッケージのエスケープ中およびコネクタピンへの
ルーティング時に自然発生します。
これらのズレはできるだけ短くし、パッケージのブレークアウトは
これらのズレはできるだけ短くし、パッケージのブレークアウトは
0.25インチ以内に行う必要があります。
3.4 Crosstalk Between the Differential Signal Pairs
複数の高速インターフェイスを含むデバイスでは、これらのインターフェイス間の
クロストークを回避することが重要です。
クロストークを回避するために、各差動ペアが、パッケージの脱出後、
複数の高速インターフェイスを含むデバイスでは、これらのインターフェイス間の
クロストークを回避することが重要です。
クロストークを回避するために、各差動ペアが、パッケージの脱出後、
コネクタの終端前に、別の差動ペアから30ミル以内に
配線されていないことを確認してください。
3.5 Connectors and Receptacles
スルーホールレセプタクル（USB Standard-Aなど）を実装する場合、
3.5 Connectors and Receptacles
スルーホールレセプタクル（USB Standard-Aなど）を実装する場合、
TIは、PCBの最下層にあるレセプタクルに高速差動信号接続を行うことをお勧めします。
PCBの最下層でこれらの接続を行うと、スルーホールピンが
PCBの最下層でこれらの接続を行うと、スルーホールピンが
伝送パスのスタブとして機能するのを防ぎます。
USB Micro-BやMicro-ABなどの表面実装レセプタクルの場合は、
USB Micro-BやMicro-ABなどの表面実装レセプタクルの場合は、
最上層で高速差動信号接続を行います。
最上層でこれらの接続を行うと、伝送パスにビアが不要になります。
USBスルーホールレセプタクル接続の例については、Figure 15を参照してください。
最上層でこれらの接続を行うと、伝送パスにビアが不要になります。
USBスルーホールレセプタクル接続の例については、Figure 15を参照してください。
3.6 Via Discontinuity Mitigation
ビアは、形状の変化の短いセクションをトレースに提示し、
ビアは、形状の変化の短いセクションをトレースに提示し、
容量性および/または誘導性の不連続性として現れる可能性があります。
これらの不連続性により、信号がビアを通過するときに反射と信号の劣化が発生します。
ビアスタブ全体の長さを短くして、ビア（および関連するビアスタブ）の
これらの不連続性により、信号がビアを通過するときに反射と信号の劣化が発生します。
ビアスタブ全体の長さを短くして、ビア（および関連するビアスタブ）の
悪影響を最小限に抑えます。
長いビアスタブは低い周波数で共振し、挿入損失が増加するため、
長いビアスタブは低い周波数で共振し、挿入損失が増加するため、
これらのスタブはできるだけ短くしてください。
ほとんどの場合、ビアのスタブ部分は、ビアの信号部分よりも大幅に多くの信号劣化を示します。
TIは、スタブ経由を15ミル未満に保つことを推奨しています。
長いスタブはバックドリルする必要があります。
短いビア長と長いビア長の例については、Figure 16とFigure 17 を参照してください。
ほとんどの場合、ビアのスタブ部分は、ビアの信号部分よりも大幅に多くの信号劣化を示します。
TIは、スタブ経由を15ミル未満に保つことを推奨しています。
長いスタブはバックドリルする必要があります。
短いビア長と長いビア長の例については、Figure 16とFigure 17 を参照してください。
3.7 Back-Drill Stubs
バックドリルは、ビアのスタブセクションの不要な
バックドリルは、ビアのスタブセクションの不要な
導電性メッキを除去するPCB製造プロセスです。
バックドリルするには、元のビアホールの作成に使用したドリルビットよりも
バックドリルするには、元のビアホールの作成に使用したドリルビットよりも
直径がわずかに大きいドリルビットを使用します。
ビアトランジションの結果、スタブが15ミルより長くなる場合は、
ビアトランジションの結果、スタブが15ミルより長くなる場合は、
結果のスタブをバックドリルして、挿入損失を減らし、共振しないようにします。
3.8 Increase Via Anti-Pad Diameter
ビアアンチパッドの直径を大きくすると、ビアの容量性効果と全体的な挿入損失が減少します。
高速信号のビアのアンチパッド直径が可能な限り大きいことを確認してください
（30ミルは、過度の実装の困難を課すことなく、大きな利点を提供します）。
このアンチパッドで示される銅のクリアランスは、ルーティング層とプレーン層の両方を含む、
ビアが存在するすべての層で満たす必要があります。
ビアバレルに接続するトレースは、この領域で許容される唯一の銅を含んでおり、
3.8 Increase Via Anti-Pad Diameter
ビアアンチパッドの直径を大きくすると、ビアの容量性効果と全体的な挿入損失が減少します。
高速信号のビアのアンチパッド直径が可能な限り大きいことを確認してください
（30ミルは、過度の実装の困難を課すことなく、大きな利点を提供します）。
このアンチパッドで示される銅のクリアランスは、ルーティング層とプレーン層の両方を含む、
ビアが存在するすべての層で満たす必要があります。
ビアバレルに接続するトレースは、この領域で許容される唯一の銅を含んでおり、
非機能的または接続されていないビアパッドは許容されません。
ビアアンチパッドの直径の例については、Figure 18 を参照してください。
ビアアンチパッドの直径の例については、Figure 18 を参照してください。
3.9 Equalize Via Count
高速差動信号トレースにビアを使用する必要がある場合、
差動ペアの各メンバーのビア数が等しく、
ビアの間隔が可能な限り等しいことを確認してください。
TIは、ビアをSoCのできるだけ近くに配置することを推奨しています。
ビアの間隔が可能な限り等しいことを確認してください。
TIは、ビアをSoCのできるだけ近くに配置することを推奨しています。
3.10 Surface-Mount Device Pad Discontinuity Mitigation
高速信号トレースに表面実装デバイス（SMD）を含めることは避けてください。
これらのデバイスは不連続性をもたらし、信号品質に悪影響を与える可能性があるからです。
信号トレースにSMDが必要な場合
これらのデバイスは不連続性をもたらし、信号品質に悪影響を与える可能性があるからです。
信号トレースにSMDが必要な場合
（たとえば、USB SuperSpeed送信ACカップリングコンデンサ）
最大許容コンポーネントサイズは0603です。
TIでは、0402以下を使用することを強くお勧めします。
最適な信号品質を確保し、反射を最小限に抑えるために、レイアウトプロセス中に
これらのコンポーネントを対称的に配置します。
正しいACカップリングコンデンサーの配置と間違った配置の例については、
最大許容コンポーネントサイズは0603です。
TIでは、0402以下を使用することを強くお勧めします。
最適な信号品質を確保し、反射を最小限に抑えるために、レイアウトプロセス中に
これらのコンポーネントを対称的に配置します。
正しいACカップリングコンデンサーの配置と間違った配置の例については、
Figure 19を参照してください。
これらの部品を差動信号トレースに配置する際に生じる不連続性を最小限に抑えるため，
TI は基準プレーンの SMD 取り付けパッドを 100%ボイドにすることを推奨しています。
このボイドは、少なくとも2つのPCB層の深さである必要があります。
表面実装デバイスの基準面ボイドの例については、Figure 20を参照してください。
TI は基準プレーンの SMD 取り付けパッドを 100%ボイドにすることを推奨しています。
このボイドは、少なくとも2つのPCB層の深さである必要があります。
表面実装デバイスの基準面ボイドの例については、Figure 20を参照してください。
3.11 Signal Bending
高速差動信号へのベンドの導入は避けてください。
ベンドが必要な場合は，ベンド角度を135°以上に保ち，
できるだけ緩いベンドになるようにしてください。
高速信号の屈曲ルールの例として、Figure 21を参照してください。
高速差動信号へのベンドの導入は避けてください。
ベンドが必要な場合は，ベンド角度を135°以上に保ち，
できるだけ緩いベンドになるようにしてください。
高速信号の屈曲ルールの例として、Figure 21を参照してください。
3.12 Suggested PCB Stackups
TIは、少なくとも6層のPCBを推奨しています。
Table 2 に、PCBスタックアップの例を示します。
（1）互いに90°オフセットして、直接隣接する信号層を配線します。
（2）平面は、特定のボードの考慮事項に応じて分割される場合があります。
（2）平面は、特定のボードの考慮事項に応じて分割される場合があります。
隣接する平面のトレースがスプリットと交差しないことを確認してください。
3.13 ESD/EMI Considerations
3.13 ESD/EMI Considerations
ESD/EMI コンポーネントを選択する際、
TI は、USB 差動信号ペアのフロースルー配線を可能とするデバイスの選択を推奨し ます。
たとえば、TITPD4EUSB30をTITPD2EUSB30と組み合わせる事で、
たとえば、TITPD4EUSB30をTITPD2EUSB30と組み合わせる事で、
信号ペアを曲げることなく、USB2とUSB3の両方の差動信号に
フロースルーESD保護を提供できます。
フロースルールーティングの例については、Figure 22を参照してください。
フロースルールーティングの例については、Figure 22を参照してください。
3.14 ESD/EMI Layout Rules
・ESDおよびEMI保護デバイスは、できるだけコネクタの近くに配置してください。
・EMIカップリングを最小にするため，保護されていない配線は
・EMIカップリングを最小にするため，保護されていない配線は
保護された配線から離してください。
・損失を減らすために、ESD / EMIコンポーネントの信号パッドの下に
・損失を減らすために、ESD / EMIコンポーネントの信号パッドの下に
60％のボイドを組み込みます。
・コモンモードフィルタ(CMF)の無負荷オプションには，
・コモンモードフィルタ(CMF)の無負荷オプションには，
0402 0-Ω 抵抗を使用する。
一般的に，大きな部品は CMF 自体よりも多くの損失をもたらすからです。
・必要な信号ペアのAC結合コンデンサをCMFの保護側に配置し、
・必要な信号ペアのAC結合コンデンサをCMFの保護側に配置し、
CMFのできるだけ近くに配置します。
・CMF層への移行にビアが必要な場合は、CMFにできるだけ近い位置にビアを配置する。
・AC結合コンデンサ+ CMF + ESD保護の全体的な配線をできるだけ短く、
・CMF層への移行にビアが必要な場合は、CMFにできるだけ近い位置にビアを配置する。
・AC結合コンデンサ+ CMF + ESD保護の全体的な配線をできるだけ短く、
コネクタにできるだけ近づけてください。